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Verilog HDL程序设计小经验
★★★★★【文章导读】：Verilog HDL程序设计小经验具体内容是：2.“reg”和“wire”的区分方法reg类型和wire类型是VerilogHDL语法中两种 常用的变量。在对module定义的端口信号进行类型描述的时候，初学者会对何时需要指定为reg型感到困惑。可以参考下面的方…
来源： 日期：2013-11-2 20:37:22 人气：标签：
2.“reg”和“wire”的区分方法
reg类型和wire类型是Verilog HDL语法中两种 常用的变量。在对module定义的端口信号进行类型描述的时候，初学者会对何时需要指定为reg型感到困惑。可以参考下面的方法。
(1)如果这个信号需要在always块里面被赋值，那么必须指定为reg类型的。
(2)如果这个信号需要在always块外面被赋值，那么必须指定为wire类型的。如果这个信号是端口信号，那么没默认的类型就是wire类型的，不需要另外指定。
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