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Verilog HDL設(shè)計之有限狀態(tài)機(jī)的設(shè)計原理及其代碼風(fēng)格

★★★★★【文章導(dǎo)讀】：Verilog HDL設(shè)計之有限狀態(tài)機(jī)的設(shè)計原理及其代碼風(fēng)格具體內(nèi)容是：由于寄存器傳輸級(rtl)描述是以時序邏輯抽象所得到的有限狀態(tài)機(jī)為依據(jù)的，所以把一個時序邏輯抽象成一個同步有限狀態(tài)機(jī)是設(shè)計可綜合風(fēng)格的veriloghdl模塊的關(guān)鍵。在本章中我們將通過各種實例由淺入深地來介紹各種可綜…

來源：日期：2013-11-3 17:30:05 人氣：標(biāo)簽：

由于寄存器傳輸級(rtl)描述是以時序邏輯抽象所得到的有限狀態(tài)機(jī)為依據(jù)的，所以把一個時序邏輯抽象成一個同步有限狀態(tài)機(jī)是設(shè)計可綜合風(fēng)格的verilog hdl模塊的關(guān)鍵。

在本章中我們將通過各種實例由淺入深地來介紹各種可綜合風(fēng)格的verilog hdl模塊，并把重點放在時序邏輯的可綜合有限狀態(tài)機(jī)的verilog hdl設(shè)計要點。至于組合邏輯，因為比較簡單，只需閱讀典型的用verilog hdl描述的可綜合的組合邏輯的例子就可以掌握。

為了更好地掌握可綜合風(fēng)格，還需要較深入地了解阻塞和非阻塞賦值的差別和在不同的情況下正確使用這兩種賦值的方法。只有深入地理解阻塞和非阻塞賦值語句的細(xì)微不同，才有可能寫出不僅可以仿真也可以綜合的verilog hdl模塊。

只要按照一定的原則來編寫代碼就可以保證verilog模塊綜合前和綜合后仿真的一致性。符合這樣條件的可綜合模塊是我們設(shè)計的目標(biāo)，因為這種代碼是可移植的，可綜合到不同的fpga和不同工藝的asic中，是具有知識產(chǎn)權(quán)價值的軟核。

4.4.1 有限狀態(tài)機(jī)(fsm)設(shè)計原理

有限狀態(tài)機(jī)是由寄存器組和組合邏輯構(gòu)成的硬件時序電路。有限狀態(tài)機(jī)的狀態(tài)(即由寄存器組的1和0的組合狀態(tài)所構(gòu)成的有限個狀態(tài))只可能在同一時鐘跳變沿的情況下才能從一個狀態(tài)轉(zhuǎn)向另一個狀態(tài)。

有限狀態(tài)機(jī)的下一個狀態(tài)不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。這里指的是米里mealy型有限狀態(tài)機(jī)，而莫爾moore型有限狀態(tài)機(jī)的下一個狀態(tài)只決于當(dāng)前狀態(tài)。

verilog hdl中可以用許多種方法來描述有限狀態(tài)機(jī)，常用的方法是用always語句和case語句。如圖4.1所示的狀態(tài)轉(zhuǎn)移圖表示了一個有限狀態(tài)機(jī)，例4.1的程序就是該有限狀態(tài)機(jī)的多種verilog hdl模型之一。

圖4.1的狀態(tài)轉(zhuǎn)移圖表示了一個四狀態(tài)的有限狀態(tài)機(jī)。它的同步時鐘是clock，輸入信號是a和reset，輸出信號是f和g。

狀態(tài)的轉(zhuǎn)移只能在同步時鐘(clock)的上升沿時發(fā)生，往哪個狀態(tài)的轉(zhuǎn)移則取決于目前所在的狀態(tài)和輸入的信號(reset和a)。下面的例子是該有限狀態(tài)機(jī)的verilog hdl模型之一。

例4.1：gray碼有限狀態(tài)機(jī)模型1。

module fsm (clock, reset, a, f, g); //模塊聲明
input clock, reset, a;
output f,g;
reg f,g;
reg ［1:0］ state ;

parameter //狀態(tài)聲明
idle = 2’b00, start = 2’b01,
stop = 2’b10, clear = 2’b11;

always @(posedge clock)
if (!reset) begin
state <= idle; f<=0; g<=0; //默認(rèn)狀態(tài)
end
else case (state)
idle: begin //idle狀態(tài)
if (a) begin
state <= start;
g<=0;
end
elsestate <= idle;
end
start: //start狀態(tài)
if (!a) state <= stop;
else state <= start;
stop: begin //stop狀態(tài)
if (a) begin
state <= clear;
f <= 1;
end
else state <= stop;
end
clear: begin //clear狀態(tài)
if (!a) begin
state <=idle;
f <=0; g <=1;
end
else state <= clear;
end
endcase
endmodule

也可以用下面的verilog hdl模型來表示同一個有限狀態(tài)。

例4.2：獨熱碼有限狀態(tài)和模型。

module fsm (clock, reset, a, f, g); //模塊聲明
input clock, reset, a;
output f,g;
reg f,g;
reg ［3:0］ state ;

parameter //狀態(tài)聲明
idle = 4’b1000,
start = 4’b0100,
stop = 4’b0010,
clear = 4’b0001;

always @(posedge clock)
if (!reset) begin
state <= idle; f<=0; g<=0; //默認(rèn)狀態(tài)
end
else case (state)
idle: begin //idel狀態(tài)
if (a) begin
state <= start;
g<=0;
end
else state <= idle;
end
start: //start狀態(tài)
if (!a) state <= stop;
else state <= start;
stop: begin //stop狀態(tài)
if (a) begin
state <= clear;
f <= 1;
end
else state <= stop;
end
clear: begin //clear狀態(tài)
if (!a) begin
state <=idle;
f<=0; g<=1;
end
else state <= clear;
end
default: state <=idle; //默認(rèn)狀態(tài)
endcase
endmodule