重要的是把外部網絡阻抗與adc跟蹤模式阻抗匹配，見下圖。正如你看到的，輸入阻抗的實部或阻性阻抗在低頻段（基帶）非常高（在幾千歐姆范圍內），在超過100mhz的頻段下降到2kω以下。

    輸入阻抗的虛部或容性阻抗，一開始從一個相當高的容性負載，然后在高頻段減小大約3pf(見右邊縱坐標)。要匹配這樣的輸入阻抗是一個相當具有挑戰性的設計問題，尤其是在頻率高于100mhz的情況下。

    上圖和下圖中的波形示出了差分輸入信號的優勢。上圖中示出的adc的單端輸入波形看起來很差。但是，下圖明了單端輸入波形受到的干擾幾乎完全是由于共模電壓的影響。

    見adc的差分輸入（見上圖），我們可以看到輸入信號干凈多了。與時鐘相關的尖峰干擾消失了。差分信號固有的共模抑制特性能夠消除共模噪聲，包括來自電源、數字源和電荷注入引起的共模噪聲。

    帶輸入緩沖器的adc比較容易理解和使用。輸入源阻抗固定。緩沖器由晶體管組成，它以低阻抗驅動adc，所以大大地減少了注入電荷和開關管引起的尖峰。與帶開關電容的adc不同，輸入阻抗在模擬輸入頻率范圍內變化很小，所以選擇合適的驅動電路相對容易一些。帶緩沖器的adc特別適合于高線性、低噪聲應用；它唯一的缺點是由于它自身的功導致adc總功耗增加。