如今,通信系統(tǒng)使用很多標準,必須根據(jù)客戶的需要配置設備以支持不同的標準。CPLD可讓設備做出相應的調(diào)整以支持多種協(xié)議,并隨著標準和協(xié)議的演變而改變功能。這為系統(tǒng)設計人員帶來很大的方便,因為在標準尚未完全成熟之前他們就可以著手進行硬件設計,然后再修改代碼以滿足 終標準的要求。CPLD的速度和延遲特性比純軟件方案更好,它的NRE費用低於ASIC,更靈活,產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點如下：

    ●邏輯和存儲器資源豐富(Cypress Delta39K200的RAM超過480 Kb)

    ●帶冗余路由資源的靈活時序模型

    ●改變引腳輸出很靈活

    ●可以裝在系統(tǒng)上后重新編程

    ●I/O數(shù)目多

    ●具有可保證性能的集成存儲器控制邏輯

    ●提供單片CPLD和可編程PHY方案

    由于有這些優(yōu)點,設計建模成本低,可在設計過程的任一階段添加設計或改變引腳輸出,可以很快上市。

    CPLD的結(jié)構(gòu)

    CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比例高)和高度靈活的路由資源。CPLD的路由是連接在一起的,而FPGA的路由是分割開的。FPGA可能更靈活,但包括很多跳線,因此速度較CPLD慢。

    CPLD以群陣列(array of clusters)的形式排列,由水平和垂直路由通道連接起來。這些路由通道把信號送到器件的引腳上或者傳進來,并且把CPLD內(nèi)部的邏輯群連接起來。

    之所以稱作粗粒,是因為,與路由數(shù)量相比,邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多,因此FPGA是細粒的。

    CPLD 基本的單元是宏單元。一個宏單元包含一個寄存器(使用多達16個乘積項作為其輸入)及其它有用特性。

    因為每個宏單元用了16個乘積項,因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認為是"邏輯豐富"型的。

    宏單元以邏輯模塊的形式排列(LB),每個邏輯模塊由16個宏單元組成。宏單元執(zhí)行一個AND操作,然后一個OR操作以實現(xiàn)組合邏輯。

    每個邏輯群有8個邏輯模塊,所有邏輯群都連接到同一個可編程互聯(lián)矩陣。

    每個群還包含兩個單端口邏輯群存儲器模塊和一個多端口通道存儲器模塊。前者每模塊有8,192b存儲器,后者包含4,096b專用通信存儲器且可配置為單端口、多端口或帶專用控制邏輯的FIFO。

    CPLD有什麼好處?

    I/O數(shù)量多

    CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù),有時甚至高達70%。

    時序模型簡單CPLD優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡單且可預測的時序模型。這種簡單的時序模型主要應歸功于CPLD的粗粒度特性。

    CPLD可在給定的時間內(nèi)提供較寬的相等狀態(tài),而與路由無關。這一能力是設計成功的關鍵,不但可加速初始設計工作,而且可加快設計調(diào)試過程。

    粗粒CPLD結(jié)構(gòu)的優(yōu)點

    CPLD是粗粒結(jié)構(gòu),這意味著進出器件的路徑經(jīng)過較少的開關,相應地延遲也小。因此,與等效的FPGA相比,CPLD可工作在更高的頻率,具有更好的性能。

    CPLD的另一個好處是其軟件編譯快,因為其易于路由的結(jié)構(gòu)使得布放設計任務更加容易執(zhí)行。

    細粒FPGA結(jié)構(gòu)的優(yōu)點

    FPGA是細粒結(jié)構(gòu),這意味著每個單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起,FPGA的速度相當快。然而,隨著設計密度的增加,信號不得不通過許多開關,路由延遲也快速增加,從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應這一設計布局的改變。

    靈活的輸出引腳

    CPLD的粗粒結(jié)構(gòu)和時序特性可預測,因此設計人員在設計流程的后期仍可以改變輸出引腳,而時序仍保持不變。

    新的CPLD封裝

    CPLD有多種密度和封裝類型,包括單芯片自引導方案。自引導方案在單個封裝內(nèi)集成了FLASH存儲器和CPLD,無須外部引導單元,從而可降低設計復雜性并節(jié)省板空間。在給定的封裝尺寸內(nèi),有更高的器件密度共享引腳輸出。這就為設計人員提供了"放大"設計的便利,而無須更改板上的引腳輸出。